新的多标准IP面向数据中心、存储、人工智能/机器学习（AI / ML）和超大规模计算等应用。同时支持DDR5和LPDDR5协议的新IP成为单芯片解决方案，可用于具有不同DRAM要求的产品中。
据SK Hynix称，具有高数据速率的DDR5预计到2024年将占据全球DRAM市场份额的43％。使DDR5的高数据速率成为现实的关键技术之一是决策反馈均衡（DFE）。
T分支拓扑结构
DDR布局和路由的双T架构
CLK /命令/地址信号具有几乎相同的传播延迟，从而简化了设计过程。但是，T分支拓扑会增加这些信号线的电容负载。
另一种解决方案是DDR3和新一代DDR技术采用的Fly-By拓扑结构。Fly-By拓扑在将时钟、命令和地址线从控制器路由到DRAM芯片时，采用了菊花链结构。这一点在下面进行了描述。
注意，数据（DQ）和选通信号（DQS）与星形分支连接一样以星形配置连接。使用Fly-By配置，由于信号在不同DRAM芯片上的到达时间略有不同，因此我们可以更轻松地应对增加的电容负载。
这种技术的缺点是，与具有较短点对点连接的数据和选通信号相比，菊花链控制和地址信号的延迟较大。此外，控制和地址信号在不同的时间到达不同的DRAM。在高于1 GHz的速度下，这些时间偏差会使满足信号建立/保持时间要求非常具有挑战性。
这些训练模式之一是write leveling。
为了进行可靠的写操作，选通信号（DQS）的边沿应在时钟边沿的预定范围内。与具有较短点对点连接的选通信号相比，采用Fly-By拓扑，以菊花链方式连接的时钟信号会有较大的延迟。为了对齐这两个信号，DDR3和较新的DDR代提供了write leveling训练模式。
在write leveling开始时，由于时钟信号经历了较大的延迟，因此返回值为零。控制器将为DQS信号引入越来越多的延迟，直到控制器观察到数据总线上从零到一的转变为止。此时，控制器将锁定此校准延迟设置，并将其用于以后的写操作。
时序图，描述了write leveling之前和之后的效果
DDR5的训练模式
与DDR5读取训练相关的数据模式包括默认的可编程串行模式、简单的时钟模式和线性反馈移位寄存器(LFSR)生成的模式，可用于在处理DDR5高数据速率时拥有更稳健的时序余量。
